一种级联的结型场晶体管(JFET)器件,包括一个级联到二级低压JFET的一级高压JFET,其中一级和二级JFET的其中之一连接到另一个JFET级的漏极电极上。
1.一种级联的结型场晶体管器件,其特征在于,包括:一级JFET,其级联到二级JFET;所述一级JFET为高压JFET,所述二级JFET为低压JFET。
2.根据权利要求1所述的级联JFET器件,其特征在于,其中:配置所述高压JFET的夹断电压高于所述低压JFET的夹断电压,并且所述高压JFET的夹断电压的变化更大;所述的高压JFET将减小后的电压输送至低压JFET,因此所述的级联JFET器件的夹断电压,由夹断电压较低以及夹断电压变化较小的所述的低压JFET所决定。
3.根据权利要求2所述的级联JFET器件,其特征在于,所述低压JFET还包括一个第一导电类型的低压JFET浅通道植入区,位于具有第二导电类型的低压JFET浅顶部栅极区下方。
4.根据权利要求3所述的级联JFET器件,其特征在于,所述低压JFET浅通道植入区的深度小于1微米。
5.根据权利要求3所述的级联JFET器件,其特征在于,所述高压JFET还包括一个第一导电类型的高压通道区,形成在第二导电类型的底部栅极上方,其中高压通道区包括具有第一导电类型的外延层的一部分。
6.根据权利要求5所述的级联JFET器件,其特征在于,所述高压JFET还包括一个第二导电类型的高压顶部栅极区,形成在高压通道区上方。
7.根据权利要求3所述的级联JFET器件,其特征在于,所述低压JFET浅通道植入区形成在低压JFET底部栅极区上方。
8.根据权利要求7所述的级联JFET器件,其特征在于,所述低压JFET底部栅极区是由具有浅掺杂和深结深度的第二导电类型的半导体区构成的。
9.根据权利要求8所述的级联JFET器件,其特征在于,所述具有浅掺杂和深结深度的第二导电类型的半导体区位于第二导电类型的掩埋层以及第二导电类型的底部衬底上方,并与它们相连接。
10.根据权利要求9所述的级联JFET器件,其特征在于,所述具有浅掺杂和深结深度的第二导电类型的半导体区、掩埋层、以及底部衬底,构成低压JFET的底部栅极。
11.根据权利要求10所述的级联JFET器件,其特征在于,所述低压JFET通道区连接到高压JFET通道区,所述的高压通道区包括一个位于底部衬底上方的第一导电类型的外延层。
12.根据权利要求3所述的级联JFET器件,其特征在于,还包括一个形成在一部分高压JFET上方的多晶硅场板。
13.根据权利要求3所述的级联JFET器件,其特征在于,还包括:级联的JFET器件,其具有一个封闭式晶胞结构,所述的高压JFET或所述的低压JFET的其中之一位于封闭式晶胞的内部,并被所述的高压JFET或所述的低压JFET中的另一个所包围。
14.根据权利要求3所述的级联JFET器件,其特征在于,所述的级联的JFET器件具有条纹结构。
15.根据权利要求14所述的级联JFET器件,其特征在于,所述的级联的JFET器件的顶部栅极和底部栅极都接地。
16.根据权利要求3所述的级联JFET器件,其特征在于,由外部控制所述级联的JFET器件的顶部栅极,该级联的JFET器件的底部栅极接地。
17.根据权利要求3所述的级联JFET器件,其特征在于,所述的高压JFET还包括一个与低压顶部栅极分开的高压顶部栅极,从而可以独立于低压顶部栅极,单独控制高压顶部栅极。
18.根据权利要求3所述的级联JFET器件,其特征在于,还包括:使所述级联JFET绝缘的深沟槽绝缘物。
19.根据权利要求3所述的级联JFET器件,其特征在于,还包括:一个在级联JFET下方的在绝缘物上的半导体绝缘层,其中可以从级联JFET外围的顶部连接级联JFET的底部栅极区。
20.一种制备级联的结型场效应晶体管器件的方法,其特征在于,包括:在带有二级JFET的级联结构中制备一个一级JFET,其中一级JFET为高压JFET,二级JFET为低压JFET。
21.根据权利要求20所述的方法,其特征在于,还包括:配置高压JFET的夹断电压高于所述低压JFET的夹断电压,并且该高压JFET的夹断电压的变化更大;并且,配置所述的高压JFET,将减小后的电压输送至低压JFET,因此所述的级联JFET器件的夹断电压,由夹断电压较低以及夹断电压变化较小的所述的低压JFET所决定。
22.根据权利要求21所述的方法,其特征在于,还包括:在低压JFET浅顶部栅极区下方,植入一个低压JFET浅通道区。技术领域
本发明主要涉及一种半导体功率器件。更确切的说,本发明涉及制备含有一个高压和一个低压JFET的级联的结型场效应晶体管(JFET)器件的结构和方法,以便在微小的夹断电压(Vp)变化下,获得很宽的工作电压性能,尤其适用于电压较低的器件。
背景技术
用于制备传统的高压结型场效应晶体管(JFET)器件的工艺,受到由作为通道区的外延层的厚度变化而产生的高敏感性变化的局限。如图1A和1B所示,传统的JFET器件可以作为一个高压JFET器件或低压器件。在图1A所示的传统的高压JFET中,通道区,例如N-通道区,横向形成在源极和漏极区之间的P-型栅极区下方。N-通道区在N-区和/或N-型外延层(N-外延层可以生长在P-型衬底上)中。N-通道区是由位于P-栅极区和P-型衬底之间的那部分N-区和N-外延层构成的。N-通道的有效厚度t,随着外延层厚度的变化而变化。因此,JFET器件的夹断电压Vp也随外延层厚度的变化而变化,外延层的厚度变化很大,是由于制备过程中的变化、N-区和外延层的有效掺杂、P-栅极区的有效深度以及外延生长时在N-外延层/P-型衬底交界面处的自动掺杂而引起的。由于N-外延层的厚度变化使通道的厚度变化,因此根据每个晶圆和每个块的制备过程的不同,夹断电压Vp的变化,在整个晶圆、从晶圆到晶圆以及从块到块就变得相当显著。这种Vp的变化可能大到不可接受,尤其是当植入深亚微米技术时。用深亚微米技术制备的器件通常对于最大的和标准的工作电压之间具有严格的要求,也就是说,在最大的工作电压和标准的工作电压之间不能有太大的差距。例如,一个2um的器件可能具有5V的标准工作电压以及10V的最大电压,而一个0.5um的器件可能具有5V的标准工作电压,但仅有6V的最大电压。同时,JFET器件的夹断电压Vp必须小于最大电压的绝对值。但是,如果夹断电压Vp的变化很大,那么目标夹断电压Vp也必须相应地减小,以保证不会超过最大的可允许电压,使JFET器件易损。Vp很低的JFET通常具有很大的通道电阻,并且对于其指定的尺寸,不能处理许多电流。为了克服由于Vp较低(例如由外延层的厚度变化引起的)所带来的电流处理限制,JFET器件必须植入较大的尺寸,以提供较大的通道面积以及较好的电流处理性能。因此,这种JFET器件的尺寸和制造成本很高。另一方面,就像图1B所示的传统的低压JFET那样,可以制备带有浅N-通道植入和浅顶部栅极植入的N-通道JFET,以便准确地控制Vp的变化。然而,带有浅通道和栅极区植入的JFET具有很低的工作电压。因此,带有这种结构的器件仅能在很低的工作电压下运行。对于高压应用而言,由于外延层的厚度变化以及这些厚度变化引起的夹断电压(Vp)变化的敏感性,通过传统工艺和结构制备的JFET器件仍面临许多局限和困难。在美国专利申请号2007/0012958中,Hower等人提出了一种结型场效应晶体管(JFET),它的制备是由一个势阱区作为通道区,其平均掺杂物浓度远小于其余部分的势阱区的平均掺杂浓度。通道区比剩余部分的势阱区的平均掺杂浓度低,降低了JFET的夹断电压。该发明虽然可以降低夹断电压,但却不能解决以下难题,为了克服夹断电压的不确定性所带来的限制,必须用较大的尺寸来实现JFET器件的高压应用。基于上述原因,在功率半导体器件设计和制备领域,有必要研发一种用于制备JFET功率器件的新型结构和制备方法,从而解决上述局限和难题。
发明内容
因此,本发明的一个方面在于,提出了一种新型改良的级联结型场效应晶体管(JFET)的器件结构以及制备方法,这种级联的结型场效应晶体管(JFET)包括一级和二级JFET,以通过微小的夹断电压变化获得较低的夹断电压,从而解决上述传统JFET器件的局限和难题。确切地说,本发明的一个方面在于,提出了一种新型改良的级联JFET器件的器件结构以及制备方法,这种级联JFET器件包括一个低压JFET,其源极区连接到顶部栅极下面的浅埋通道区。然后,在低压(LV)JFET的漏极上形成一个高压(HV)JFET器件(具有很高的击穿电压),从而将低压输送到LVxa0JFET。本发明所述的级联JFET的优势在于,既有HVxa0JFET器件高夹断电压的工作特性,也有LVxa0JFET微小VP(夹断电压)变化的工作特性。因此,传统普通的JFET器件或者具有很高的Vp和很大的Vp变化,或者具有很低的Vp和微小的Vp变化,与它们相比,二级级联的JFET器件通过将HVxa0JFET和LVxa0JFET的优势相结合,提高了器件性能。简言之,在一个较佳实施例中,本发明提出了一种级联的结型场晶体管(JFET)器件。这种级联的JFET器件是由一个一级JFET级联到一个二级JFET上构成,其中一级和二级JFET中的一个连接到另一个JFET级的漏极电极上。阅读以下详细说明并参照附图之后,本发明的这些和其他的特点和优势,对于本领域的技术人员而言,无疑将显而易见。
附图说明
图1A和图1B分别表示传统的高压和低压JFET器件的结构剖面图。图2A和图2B分别表示本发明所述的级联JFET器件的剖面图和等效电路图。图2C表示类似于图2A的本发明另一个可选实施例的剖面图。图2D表示类似于图2A的本发明另一个可选实施例的剖面图。图2E表示类似于图2D的本发明另一个可选实施例的剖面图。图3A和3B分别表示带有条纹或开放式晶胞布局的级联JFET器件的俯视图和等效电路图。图4A、4B和4C分别表示带有圆形或封闭式晶胞布局的级联JFET器件的俯视图和等效电路图。图5A至5F为一系列表示图2A所示的级联JFET器件的制备方法的剖面图。
具体实施方式
以下结合附图,通过详细说明较佳的具体实施例,对本发明做进一步阐述。图2A表示本发明所述的级联高压结型场效应晶体管(JFET)器件的剖面图。所形成的级联HVxa0JFET器件,在左侧带有低压JFETxa0101级联到右侧的高压JFETxa0102上。低压JFETxa0101形成在P掩埋层(PBL)110上方的高压P-势阱(HVPW)120中,P掩埋层(PBL)110位于(P-型)半导体衬底105上,并且在N-势阱140的顶面附近具有一个N+源极区170,包围在HVPWxa0120中。高压势阱是一个具有低掺杂和深结深度的区域,可以承受高电压。低压JFETxa0101还包括一个浅N-通道160,沉积在P+顶部栅极区190下方。浅N-通道160在轻掺杂的HVPWxa0120中,具有轻剂量以及的半高能量植入,顶部栅极190具有浅P+植入。作为示例,P+顶部栅极190的厚度仅为0.1~0.3微米。N通道的厚度为几微米至几十微米。因此,N通道植入的厚度小于或等于1微米。顶部栅极190以及浅N-通道160从N-势阱140开始,横向延伸至高压JFETxa0102。HVPWxa0120作为低压JFETxa0101底部栅极,与顶部栅极190一起夹断低压JFETxa0101。HVPWxa0120可以通过PBLxa0110,连接到顶部P衬底105上。第一场氧化物(FOX)部分130-1将P+顶部栅极和源极区170分离开来。高压JFETxa0102作为一个深结JFET,在N-外延层115上方具有高压N-势阱(HVNW)125,N-外延层115位于P衬底105上。HVNWxa0125包围着P-势阱145,接触顶部栅极190,从低压JFETxa0101开始延伸。P栅极145作为高压JFETxa0102的顶部栅极。HVNWxa0125也连接到N通道160上。高压JFET102还包括一个N+漏极区180,在N-势阱150上方,包围在HVNWxa0125中,HVNWxa0125沉积在P-势阱145对面。P势阱145连接到LVxa0JFETxa0101的P+顶部栅极190上,因此它与P+顶部栅极190在相同的电压下偏置。HVPWxa0120、PBLxa0110以及P衬底105可以一起作为高压JFETxa0102的底部栅极。在P势阱145和HVPWxa0120/PBLxa0110/P衬底105之间的那部分HVNWxa0125和N-外延层115,构成HVxa0JFETxa0102的通道。为了提高漏极工作电压并增大击穿电压,可以选择在第二FOX部分130上方制备一个多晶硅场板135,从P-势阱145开始延伸到N-势阱150,包围在HVNWxa0125中。可选的多晶硅场板135可以连接到顶部栅极P势阱145上。如果单独使用低压JFETxa0101,那么浅P+顶部栅极190将具有漏极电压,而且该器件会具有很低的击穿电压。因此,低压JFETxa0101级联到高压JFET102上,而不是直流漏极电极上,以用于很高的工作电压。本发明通过配置带有在漏极拾取的高压JFETxa0102的级联的低压JFETxa0101,解决了原有技术的JFET器件的难题。一级JFET,即高压JFETxa0102,降低了电压,并将低压输送至第二级,即低压JFETxa0101,从而使低压JFETxa0101在较高的整体器件电压下工作。高压JFETxa0102的夹断电压低于LVxa0JFETxa0101的击穿电压,防止LVxa0JFET在HVxa0JFET夹断之前被击穿。在这种级联结构中,第一级具有很高的VP以及很大的VP变化,而第二级具有很低的VP以及微小的VP变化;级联器件的VP由VP变化不大的第二级决定,因此可以实现严格的控制。虽然第二级可以在第一级之前夹断,但是第一级会将电压降至第二级可以承受的水平上。因此,本发明所述的级联器件可以通过LVxa0JFET对VP变化严格的控制,获得HVxa0JFET很高的击穿电压。图2B表示图2A所示的本发明实施例的等效电路。在图2B中,依据本发明,高压JFETxa0102级联到低压JFETxa0101上。所形成的电路就像一个单独的高压JFET(其内部包括高压JFETxa0102以及低压JFETxa0101)一样工作,具有很低的夹断电压以及微小的夹断电压变化。图2C所示的剖面图,除了其中的HVxa0JFETxa0102’具有高压JFET顶部栅极P势阱145’,从低压JFET顶部栅极190去耦之外,其他都与图2A类似。顶部栅极P势阱145’在其顶部,还可以具有一个P+区146,便于良好的接触。在本实施例中,可以分别单独控制高压JFETxa0102以及低压JFETxa0101的顶部栅极。图2D所示的剖面图,除了其中含有深沟槽绝缘物(DTI)198之外,其他都与图2A类似。DTIxa0198为JFET结构提供绝缘物,使得即便是在条纹晶胞布局中,也可以单独控制顶部栅极。图2E所示的剖面图,除了含有在绝缘物上的半导体(例如硅)(SOI)绝缘层197,使JFET结构的底部绝缘之外,其他都与图2D类似。JFET结构的底部可以形成在P-型层111中,P-型层111带有P势阱120,可以作为底部栅极。P-型层111可以通过P+接触区191,从顶部凹陷,穿过P势阱120。作为示例,P+接触区191可以位于器件的边缘,在源极和漏极区之外。图3A和3B表示本发明的级联JFET器件的较佳实施例的俯视图和等效电路图。图3A表示类似于图2A所示结构的条纹布局,其中源极170沉积在顶部P+栅极190附近的左侧,作为LVxa0JFETxa0101的一部分,多晶硅场板135沉积在FOXxa0130-2上方,漏极区180沉积在右侧,作为HVxa0JFETxa0102的一部分,HVxa0JFETxa0102在LVxa0JFETxa0101的对面。可以在底部接触P衬底105(在图3A中没有表示出来),作为底部栅极。图3B表示顶部栅极190以及在衬底105底面上的底部栅极都接地。这种结构是一个三端器件,带有源极、漏极和接地端(接地端连接到顶部和底部栅极)。漏极电流由漏极和源极电势决定。作为示例,可以用P-型结绝缘物199包围这种器件。作为示例,这种结构可用于启动电路。当然,如果有必要的话,可以单独控制栅极,而不将栅极接地。如果级联的JFET器件具有条纹结构,并且集成在集成电路(IC)上,对于单独控制栅极而言,级联的JFET可能需要某些电介质绝缘结构,例如如图2D所示的深沟槽绝缘(DTI),或如图2E所示的在绝缘物上的半导体(SOI)。图4A、4B和4C表示本发明所述的级联JFET器件的另一个较佳实施例的俯视图和等效电路图。图4A表示类似于图2A所示结构的封闭式晶胞布局,源极170沉积在外围,包围着顶部P+栅极190,作为LVxa0JFETxa0101的一部分,形成在封闭式晶胞的外部,多晶硅场板135被顶部栅极190包围,漏极区180沉积在封闭式晶胞的最深处,作为HVxa0JFETxa0102的一部分,HVxa0JFETxa0102与LVxa0JFETxa0101相对。可以在底部接触P衬底,作为底部栅极。这种带有漏极180沉积在封闭式晶胞中心的结构,可用于电压很高的器件。由于JFET将低压输送到封闭式晶胞外围的源极170,因此可以很方便地使器件绝缘。该封闭式晶胞的形状可以是圆形或长方形。图4B表示反面的结构,其中源极170位于封闭式晶胞结构的中心,漏极180位于外围。LVxa0JFETxa0101的P+顶部栅极190包围着源极170,HVxa0JFETxa0102的多晶硅场板135包围着P+顶部栅极。图4C表示在衬底105底面上的底部栅极可以接地,同时顶部栅极可以控制电流。这种结构是一个四端器件:源极、漏极、顶部栅极以及接地端(接地端连接到底部栅极)。当然,可以通过配置,单独控制底部栅极(P衬底105),而不将底部栅极接地。如果级联JFET集成在一个IC芯片上,那么级联JEFT可能需要一个类似于图2E所示的SOI结构,以便单独控制底部栅极。图5A至5E为一系列剖面图,表示本发明所述的类似于图2A所示的高压JFET器件的制备工艺。在图5A中,利用P-掩埋层(PBL)植入,在P衬底105的顶部形成一个PBL层110。在图5B中,在衬底105上方生长一个外延层115,并且在这个过程中,扩散PBL层110,使其占据N-外延层115和衬底105连接处的区域。在图5C中,高压(HV)P势阱120以及高压(HV)N势阱125形成在外延层115的顶面附近。在图5D中,绝缘层(例如场氧化物(FOX))部分130-1和130-2,分别形成(例如生长)在HVxa0P-势阱120和HVxa0N-势阱125上方的顶面上。然后,在FOX部分130-1下方的HVxa0P-势阱130中,制备一个N势阱140,在FOX部分130-2对面的末端处,在HVxa0N-势阱125中制备P-势阱145和N-势阱150。在图5E中,利用半高能N-通道植入,制备一个浅N-通道160,从N-势阱140穿过HVxa0P-势阱120,到达P势阱145以及HVxa0N-势阱125。随后,制备一个多晶硅场板135,并形成图案。尽管N-通道160可以形成在外延层115中,但是外延层115并不是低压N-通道160的一部分。另一方面,外延层115是高压通道区(以及HVxa0N势阱125)的一部分。在图5F中,通过N+植入,在N-势阱区140顶部的FOX部分130-1附近,形成N+源极区170,包围在HVxa0P势阱120中,并且在N-势阱150顶部的FOX部分130-2附近,形成N+漏极区180,包围在HVxa0N-势阱125中。利用P+植入,在N-通道160上方形成一个顶部栅极区190。所形成的顶部栅极区190自对准到场氧化物130-1和130-2。尽管本发明已经详细说明了现有的较佳实施例,但应理解这些说明不应作为本发明的局限。本领域的技术人员阅读上述详细说明后,各种变化和修正无疑将显而易见。例如,存在许多变化,比如取消多晶硅场板、取消源极和顶部栅极之间的场氧化物、取消漏极端的P势阱、利用每个N势阱和P势阱一层代替每个两层、取消PBL等。因此,应认为所附的权利要求书涵盖本发明的真实意图和范围内的全部变化和修正。